電路板全面測(cè)試中邊界掃描技術(shù)探究范文
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《國(guó)外電子測(cè)量技術(shù)雜志》2016年第9期
摘要：
板級(jí)邊界掃描測(cè)試技術(shù)，也就是IEEE-1149.1標(biāo)準(zhǔn)在電子行業(yè)得到了廣泛的認(rèn)可。對(duì)于一個(gè)特定的電路設(shè)計(jì)項(xiàng)目，為了實(shí)現(xiàn)最高的測(cè)試覆蓋率和最優(yōu)的測(cè)試性能，詳盡的可測(cè)試性分析是不可或缺的。邊界掃描的可測(cè)試性設(shè)計(jì)不僅僅是選擇支持JTAG掃描鏈的芯片及設(shè)定芯片特定引腳這么簡(jiǎn)單，還需要關(guān)注邊界掃描芯片周圍的邏輯器件或存儲(chǔ)器的簇測(cè)試。本文描述了邊界掃描進(jìn)行電路板測(cè)試的常用測(cè)試項(xiàng)并提出利用邊界掃描技術(shù)提高測(cè)試覆蓋率的一些方法。
關(guān)鍵詞：
邊界掃描；互聯(lián)測(cè)試；簇測(cè)試
1引言
邊界掃描技術(shù)（與IEEE1149.1，JTAG同義）如今已被越來越多的電子工程師所了解，本文旨在介紹邊界掃描技術(shù)在電路板測(cè)試中的優(yōu)勢(shì)與不足，從而使讀者有更深一步理解。基于邊界掃描技術(shù)的測(cè)試內(nèi)容有掃描鏈測(cè)試、邊界掃描器件之間的互聯(lián)測(cè)試、邊界掃描器件與非邊界掃描器件之間的簇測(cè)試等。IEEE-1149.1描述的是對(duì)數(shù)字電路的一種準(zhǔn)靜態(tài)測(cè)試方法，主要用于檢測(cè)板級(jí)電路板連接性測(cè)試，檢測(cè)焊接質(zhì)量。對(duì)于PCB走線，元器件參數(shù)，例如電阻、電容、電感，晶振頻率、功率等是無法測(cè)試的。雖然支持IEEE-1149.4標(biāo)準(zhǔn)的器件可以做電流注入和電壓測(cè)量等部分模擬信號(hào)測(cè)試功能，但是由于支持該標(biāo)準(zhǔn)的器件寥寥無幾，暫時(shí)仍無法大量應(yīng)用。
2邊界掃描互聯(lián)測(cè)試
2.1板級(jí)邊界掃描互聯(lián)測(cè)試
通常情況下，今天的數(shù)字電子產(chǎn)品通常會(huì)涉及一片或多片支持IEEE-1149.1的器件，如DSP、FPGA/CPLD、ARM、ASIC芯片等。通過編程口JTAG建立邊界掃描鏈，可完成互聯(lián)測(cè)試，互聯(lián)測(cè)試可以檢測(cè)結(jié)構(gòu)性的故障，如網(wǎng)絡(luò)的固定故障、短路、開路。掃描鏈測(cè)試是測(cè)試邊界掃描器件是否焊接完好，這是基于邊界掃描技術(shù)完成測(cè)試的基礎(chǔ)，如圖1所示，為一條掃描鏈上有4個(gè)邊界掃描芯片，讀出芯片的ID為正確值則掃描鏈測(cè)試通過。互聯(lián)測(cè)試是在邊界掃描器件在外測(cè)試模式（EXTEST模式）內(nèi)完成的，測(cè)試序列包含邊界掃描單位預(yù)加載和輸入單元的邏輯電平采集兩步驟。數(shù)字PCB板上一個(gè)網(wǎng)絡(luò)上的邊界掃描測(cè)試資源決定了該網(wǎng)絡(luò)的可測(cè)試性。如圖2所示提供了一些不同邊界掃描測(cè)試資源的樣本。圖2(a)代表一個(gè)只有邊界掃描輸出單元的網(wǎng)絡(luò)。該輸出無法被控制，同時(shí)該網(wǎng)絡(luò)沒有邊界掃描輸入單元，因此，邊界掃描技術(shù)無法檢測(cè)開路或固定故障。為滿足測(cè)試條件，需要在外部增加資源，如在電路板外部連至另一個(gè)支持輸入邊界掃描單元的I/O，或者用萬用表采集電壓。圖2(b)網(wǎng)絡(luò)只有含有一個(gè)輸入邊界掃描端口，沒有輸出能力。這樣的網(wǎng)絡(luò)也無法用邊界掃描技術(shù)進(jìn)行檢測(cè)。如果在該網(wǎng)絡(luò)上增加上拉電阻，可檢測(cè)網(wǎng)絡(luò)固定0的故障，但仍無法檢測(cè)網(wǎng)絡(luò)固定1的故障。圖2(c)包含一個(gè)輸入邊界掃描端口和一個(gè)輸出邊界掃描端口。圖2(d)代表一個(gè)輸入邊界掃描端口和一個(gè)輸出可被控制邊界掃描端口。圖2(e)包含一個(gè)輸入邊界掃描端口和一個(gè)輸出可被控制、可被監(jiān)視的輸出邊界掃描端口。圖2(f)包含兩個(gè)雙向邊界掃描端口，每個(gè)端口可以實(shí)現(xiàn)輸出控制、輸入、輸出值設(shè)定。該種設(shè)計(jì)是最常用的，一般的FPGA引腳均是雙向邊界掃描端口。圖2(c)到圖2(f)的網(wǎng)絡(luò)，運(yùn)用邊界掃描技術(shù)可以檢測(cè)開路、短路、固定故障，但是無法定位出是哪個(gè)芯片引腳出現(xiàn)問題。圖2(g)表示一個(gè)網(wǎng)絡(luò)含有3個(gè)雙向邊界掃描端口，這樣的網(wǎng)絡(luò)可以實(shí)現(xiàn)所有的測(cè)試，如果出現(xiàn)短路故障，通過邊界掃描可以將故障定位到芯片引腳。圖2(h)中，有些邊界掃描引腳輸出端是共享控制單元的。這些控制單元限制了對(duì)邊界掃描引腳的測(cè)試，因?yàn)楣蚕砹丝刂贫艘馕抖鄠€(gè)端口需同時(shí)設(shè)為輸入端或輸出端。在圖2(h)中，左面上部是兩個(gè)輸出控制端共享，無輸入功能的引腳。右面是兩個(gè)輸出控制端共享，有輸入功能的引腳。左面下部是一個(gè)無控制端的輸出引腳，為了保護(hù)芯片，邊界掃描軟件自動(dòng)生成的測(cè)試程序會(huì)將邊界掃描器件設(shè)置在安全的狀態(tài)下，對(duì)于該網(wǎng)絡(luò)，由于左面是常輸出端口，因此右面的端口需始終配置為輸入模式。同時(shí)右面的輸出端口是共享控制端的，所以右面的兩個(gè)引腳均只能配置為輸入模式，進(jìn)而導(dǎo)致故障定位能力降低。圖2(h)中的所有網(wǎng)絡(luò)可以檢測(cè)開路、短路、固定故障，但是無法定位故障是哪個(gè)芯片引腳。圖2中所有的電路均無非邊界掃描器件，在實(shí)際應(yīng)用中，邊界掃描器件的引腳還可能會(huì)連接至電阻、電容、連接器等無源器件上，還可能連接至ADC、DAC、數(shù)字邏輯芯片上。利用自動(dòng)測(cè)試向量生成（ATPG）工具，為了安全和全面的測(cè)試所有網(wǎng)絡(luò)，邊界掃描軟件需要了解到每一個(gè)器件的功能，從而決定是否配置及如何設(shè)置非邊界掃描器件的引腳。在理想狀態(tài)下，所有的非邊界掃描器件均需要在邊界掃描軟件的器件庫中描述其模型。這樣邊界掃描軟件可以自動(dòng)產(chǎn)生以最少的安全測(cè)試向量完成盡可能多的測(cè)試覆蓋率。如圖3所示，兩個(gè)雙向緩沖器U600、U601和一個(gè)存儲(chǔ)器U500共享一個(gè)數(shù)據(jù)總線。U300和U603為兩個(gè)邊界掃描器件。任何邊界掃描測(cè)試均需使所有器件處于安全的狀態(tài)，在本例中，兩個(gè)緩沖器的選通方向必須保持一致，U600、U601可以在互聯(lián)測(cè)試中判斷是否出現(xiàn)短路、斷路，也可以單獨(dú)設(shè)計(jì)簇測(cè)試完成U600、U601的網(wǎng)絡(luò)測(cè)試。
2.2IEEE-1149.1互聯(lián)測(cè)試的不足
邊界掃描互聯(lián)測(cè)試的不足是僅能測(cè)試邊界掃描器件I/O引腳間的網(wǎng)絡(luò)（包含有緩沖器電路在內(nèi)），并且測(cè)試速度相對(duì)較慢，在一定程度上可以認(rèn)為是靜態(tài)測(cè)試。舉例來說，一條完整的掃描鏈上存在10000個(gè)邊界掃描單元，控制器以10MHz的測(cè)試時(shí)鐘（TCK）速率進(jìn)行測(cè)試，相當(dāng)于是以1kHz的速度做測(cè)試。這意味著邊界掃描互聯(lián)測(cè)試無法檢測(cè)只有在正常工作速率下才能出現(xiàn)的故障。互聯(lián)測(cè)試的另一個(gè)不足是非邊界掃描器件無法在互聯(lián)測(cè)試中完成測(cè)試（緩沖器、總線收發(fā)器、上拉/下拉電阻除外），但是非邊界掃描器件可在簇測(cè)試中完成檢測(cè)。
3簇測(cè)試
部分電路不可通過互連測(cè)試檢測(cè)，則一般考慮用簇測(cè)試，簇測(cè)試的含義是利用邊界掃描器件的資源完成對(duì)周圍非邊界掃描器件的測(cè)試。如連接至邊界掃描I/O引腳的邏輯芯片的測(cè)試被稱為邏輯簇測(cè)試（如圖4所示）；電源和運(yùn)放等被稱為模擬簇測(cè)試；分立的（相對(duì)于嵌入式的）存儲(chǔ)器器件被稱為存儲(chǔ)器簇測(cè)試；還有接口簇測(cè)試是邊界掃描器件I/O連到電路板邊緣連接器的部分。圖4中的邏輯簇測(cè)試，一般會(huì)由多個(gè)邏輯器件組成，它們的輸入輸出均連接至邊界掃描I/O引腳中。這樣就可以通過邊界掃描I/O模擬邏輯輸入，再采集邏輯輸出。完成對(duì)邏輯器件的功能測(cè)試，但是有一點(diǎn)需要注意，測(cè)試是在相對(duì)較低的速度下完成的，這取決于邊界掃描鏈長(zhǎng)度和TCK的速率。一般無法達(dá)到正常工作模式的速度。
3.1邏輯和接口簇測(cè)試
邏輯簇測(cè)試是通過邏輯器件連至邊界掃描器件引腳來完成測(cè)試的，測(cè)試覆蓋率和故障檢測(cè)率取決于邏輯簇內(nèi)部有多少測(cè)試點(diǎn)連接至邊界掃描器件引腳中。在邏輯簇測(cè)試中一個(gè)要點(diǎn)是避免總線競(jìng)爭(zhēng)，圖4中包含4個(gè)2輸入與非門和4個(gè)非反向緩沖器，緩沖器U702B和U702C輸出連接R705的兩端，并設(shè)計(jì)至邊界掃描I/O中，在邊界掃描測(cè)試中電阻被認(rèn)為是一根直連導(dǎo)線，這樣就導(dǎo)致了兩個(gè)緩沖器的輸出是短路的，如果同時(shí)配置為輸出則可能會(huì)導(dǎo)致緩沖器損壞，因此邊界掃描軟件只能允許同一時(shí)間內(nèi)一個(gè)緩沖器使能輸出，否則軟件會(huì)提示錯(cuò)誤。接口簇測(cè)試是驗(yàn)證邊界掃描芯片引腳到連接器的連接性和基本功能。接口部分一般會(huì)設(shè)計(jì)有邊緣連接器，如果需要進(jìn)行接口簇測(cè)試，需要在電路板外部增加額外的邊界掃描資源來提高可測(cè)試性。
3.2存儲(chǔ)器簇測(cè)試
存儲(chǔ)器簇測(cè)試的目的是確定是否所有存儲(chǔ)器都與邊界掃描器件焊接良好，保證存儲(chǔ)器能夠正常工作，沒有短路、斷路、固定故障。存儲(chǔ)器簇測(cè)試很多情況都不是與邊界掃描器件直連的，中間會(huì)增加邏輯芯片，如圖5所示，SRAM（U500）由3個(gè)邊界掃描器件所控制（U300、U603、U700），同時(shí)數(shù)據(jù)總線和地址總線經(jīng)過了3個(gè)緩沖器（U600、U601、U604)。存儲(chǔ)器簇測(cè)試通常是由ATPG工具自動(dòng)產(chǎn)生的。但是ATPG工具需要存儲(chǔ)器的模型才可自動(dòng)產(chǎn)生測(cè)試向量。為了簡(jiǎn)化開發(fā)難度和時(shí)間，一般邊界掃描軟件提供器件庫描述所有的器件模型。邊界掃描軟件依賴器件模型提供的信息生成存儲(chǔ)器測(cè)試程序。同樣，通過邏輯緩沖器和收發(fā)器的模型也可以自動(dòng)生成測(cè)試程序。值得注意的是存儲(chǔ)器簇測(cè)試的目的不是遍歷所有存儲(chǔ)器的地址空間內(nèi)的數(shù)據(jù)，而是判斷存儲(chǔ)器與邊界掃描器件之間焊接的好壞。如圖5所示中的RAM是一個(gè)標(biāo)準(zhǔn)的異步SRAM，讀寫時(shí)序相對(duì)比較簡(jiǎn)單，只有3條控制線（器件使能、寫使能和輸出使能），存儲(chǔ)器簇測(cè)試的同時(shí)完成對(duì)邏輯器件的控制，RAM測(cè)試算法可參考如圖6所示流程，該RAM數(shù)據(jù)總線是16位，地址總線是18位。
4在線編程應(yīng)用
如今的可編程邏輯器件如PLD和FPGA都利用IEEE-1149.1接口進(jìn)行配置和下載程序。邊界掃描技術(shù)可以以多種文件格式完成對(duì)邊界掃描器件在線編程，如SVF格式、STAPL格式或IEEE1532文件格式。在線編程的實(shí)現(xiàn)使得自動(dòng)測(cè)試設(shè)備（ATE）可以將下載程序和功能軟件設(shè)計(jì)為一個(gè)整體，減少人工點(diǎn)擊下載軟件的工作。但值得注意的是FPGA一旦下載程序后，F(xiàn)PGA的I/O引腳配置和電平可能與未下載之前是不同的，配置后的邊界掃描描述語言（BSDL）文件可在FPGA設(shè)計(jì)軟件中單獨(dú)導(dǎo)出使用。
5總結(jié)
邊界掃描技術(shù)IEEE1149.1發(fā)展已較為成熟并在歐美國(guó)家得到廣泛應(yīng)用，通過邊界掃描技術(shù)可大幅提高產(chǎn)品的測(cè)試覆蓋率和故障檢測(cè)率，國(guó)內(nèi)的使用率較低但也呈現(xiàn)逐年上升的趨勢(shì)。本文介紹了邊界掃描技術(shù)在電路板測(cè)試的優(yōu)勢(shì)和不足，希望讀者可以更深入的理解邊界掃描技術(shù)，從而改善中國(guó)電子產(chǎn)品的可測(cè)試性并最終提高可靠性。
作者:陸云云 單位:北京泛華恒興科技有限公司