星載高速SerDes的電路設計范文

本站小編為你精心準備了星載高速SerDes的電路設計參考范文，愿這些范文能點燃您思維的火花，激發您的寫作靈感。歡迎深入閱讀并收藏。

《空間電子技術雜志》2015年第一期

1硬件設計

1．1時鐘管理模塊設計在高速數字系統中，時鐘的質量往往對系統性能有重要影響。TLK2711芯片內部將輸入時鐘20倍頻，而該器件頻率容忍度在正負100ppm內，抖動不超過40ps，因此輸入時鐘的頻偏和抖動對系統性能有直接影響。本方案定制武漢海創公司的240MHz壓控晶體振蕩器(VCXO)，它采用LVPECL差分電氣接口，確定抖動典型值為10ps，隨機抖動典型值為8ps，輸出最大上升時間和下降時間均為350ps，頻率準確度為±30×10－6，滿足TLK2711的設計要求。serdes電路收發數據的速率為2．4Gbps，因此需要為收發通道提供120MHz的工作時鐘。時鐘管理模塊電路如圖2所示，板上VCXO產生的240MHzLVPECL時鐘進入CDCM7005芯片的輸入管腳，7005芯片2分頻兩路120MHzLVPECL時鐘分別輸入到兩片XC4VSX55的全局時鐘管腳，由于XC4VSX55的輸入電平標準不支持LVPECL，因此需要設計電平轉換電路將LVPECL電平轉換為LVDS電平。環路濾波器具有低通特性，它濾除輸入數據中的噪聲和高頻抖動，以保證環路所要求的性能，增加系統的穩定性。環路濾波器的帶寬選取需要折中考慮，如果帶寬較大，則輸出頻率及其諧波可能會泄漏到帶內，使相位噪聲增大，從而增大時鐘的抖動。文章設計了二階低通濾波器，通過合理的選擇元器件的參數大大提高了環路濾波器的性能。

1．2高速數據發送/接收模塊設計圖3是高速數據的發送和接收模塊，其中編碼器、串化器、發送器組成發送通道;解碼器、解串器、接收器組成接收通道。編碼器和解碼器完成數據編碼和解碼功能，串化器和解串器負責從并行到串行和從串行到并行的轉換。發送器和接收器完成吉比特差分信號的發送和接收。發送通道先將16位原始數據通過8B/10B編碼器轉化為2O位并行數據，然后將其轉換為高速串行數據流信息，發送時鐘生成器將輸入時鐘進行倍頻產生高速串行時鐘信號。接收通道接收一個高速串行數據流通過時鐘數據恢復電路(CDR)和解串器將其轉換為16位并行數據信號。接收通道的核心電路為時鐘恢復電路，由于在高速通信系統中沒有獨立的時鐘通道，因此必須根據數據信息精確提取出高速時鐘信號和數據信號。

2設計說明

2．1運行不一致性(RunningDisparity)8B/10B中的直流平衡是通過運行不一致性來實現的。在8B/10B編碼中，輸入信號分為兩類，一類是數據信號，一類是控制信號。控制信號K決定輸入的8bit數據信號是控制字還是數據字。8B/10B編碼只使用相同個數的O和1并限制數量，為各個數值分配2個不同的符號。在大多數情況下，一個符號有6個O和4個1，另一個符號有4個0和6個1，編碼器檢測0和1的數量，根據需求選擇下一個符號，編碼后的數據中0、1的數量基本一致，從而保證信號的直流平衡。其另一個優點是接收端可以通過監控運行不一致性，并檢測輸入數據中的錯誤，因為此時數據違反了運行不一致性規則。在高速信號傳輸中，一般都是采用差分信號傳輸，需要的直流分量盡可能小，而8B/10B編碼的運行不一致性很好的滿足高速信號傳輸的需求。

2．2時鐘數據恢復技術(CDR)高速數據傳輸所采用的是串行差分信號，時鐘信號不用單獨的信號線傳送，而是采用時鐘數據恢復(ClockandDataRecovery，CDR)技術，將時鐘從非同步的、有噪聲的數據中抽取出來，而且要將數據重新定位以消除傳輸中抖動的積累。這種技術不用再提供時鐘控制信號，能夠極大的提高傳輸速度，降低器件的引腳數，降低功耗并獲得較佳的信號完整性。

2．3阻抗一致性設計由于本方案中數據速率較高(并行120MHz，串行2．4GHz)，所以對其硬件設計提出了很高的要求。針對高速SerDes傳輸的差分特性。本方案中主要從以下兩個方面來考慮:一是差分阻抗匹配控制。由于TLK2711A的信號輸出速率高達1．6Gbps以上，因此PCB走線要作為傳輸線看待，傳輸鏈路上的阻抗控制要嚴格按照差分阻抗的特性要求控制在100Ω左右。同時高速線應盡量遠離其它有可能會帶來噪聲的信號線，而且為保證良好的信號完整性，高速信號線的參考平面須保持連續，并盡量以地平面為參考。二是等長控制。為了盡可能保證信號傳輸時延的一致性要求，本方案中對于其高速串行LVDS布線要求做到對內公差±1mil，對間公差±1mil。

3協議實現

3．1協議設計為了保證傳輸鏈路上的數據能夠被可靠的接收，需要定義收發之間的數據幀格式。根據實際的應用需求，應盡量減少協議的傳輸開銷，簡化收發雙方的鏈路建立過程。本協議的設計框圖如圖4所示。本方案根據8b/10b的編碼規則來制定控制字符。如表1所示，包括數據幀的幀頭、幀尾以及同步字符。TLK2711是以16bit為一個基本的傳輸單位，因此每一個控制字符都定義成2個字節，分別由D碼和K碼組成。數據幀包括幀頭(/SF/)、幀尾(/EF/)和數據(DATA)三部分組成。傳輸時幀和幀之間發送同步字符/SP/保證傳輸鏈路的同步。幀頭:/K28．0/K27．7/;16進制為/1C/FB/，占用2byte;幀尾:/K23．7/K30．7/;16進制為/F7/FE/，占用2byte;數據:數據是由若干個16比特數據組成的數據流。本協議是基于兩板間點對點的串行傳輸而制定的，協議約定如下:(1)在系統上電或復位后收發雙方要首先建立同步，發送端先發送同步字符(/SP/)不小于1ms來建立和接收端的同步關系，之后發送數據幀;(2)數據在通道上以數據幀的形式傳遞。每個數據幀的開始和結束分別用幀頭控制字符/SF/和幀尾控制字符/EF/標出。每一幀的數據(DATA)個數(不包括數據幀的幀頭和幀尾標記)按約定輸出;(3)傳輸中，數據幀與數據幀之間發送同步字符/SP/來保持傳輸鏈路的同步狀態，如果在傳輸過程中收發雙方失去同步，則通過幀間的同步字符重新建立同步。

3．2協議工作過程協議的工作過程如圖4所示。發送邏輯控制模塊設計流程如下:(1)系統上電后，收發雙方首先處于失步狀態，等待系統全局復位;(2)發送端發送復位指令(持續時間不超過1ms)，發送端發送同步字符/SP/，時間長度為不小于1ms;(3)1ms結束后認為系統完成同步過程，發送端開始數據幀的發送。接收邏輯控制模塊設計流程如下:(1)當系統上電或者復位后，進入同步過程，在該過程中，連續檢測接收到的有效數據，如果滿足同步條件，則跳到同步狀態;(2)在同步狀態，可以開始正常接收數據幀;(3)如果在接收數據幀過程中出現錯誤，則由同步狀態進入失步狀態;(4)進入失步狀態后，發送端將不斷的發送同步字符命令，用以向接收端表明自己的狀態，接收端識別到正確的同步字符后重新建立起收發間的同步關系。如果整個鏈路遇到物理連接中斷或系統復位后則自動回到初始化過程。在每一幀數據發送結束后和下一數據幀開始發送前，發送端都要先發送同步字符，來保持數據傳輸鏈路的同步狀態。

4仿真分析與測試結果

4．1信號完整性分析由于本設計的高速串行接口傳輸速率已達數GHz以上，為了保證信號的質量，設計中對于PCB板的設計和接插件的選取做了許多考慮。首先在PCB設計方面，布局布線前經過與印制板加工廠商溝通確定了PCB板的層疊結構，包括每層的材料、厚度、線寬、線間距、阻抗信息和介電常數。考慮到傳輸線要在不同布線層間跨越，因此在設計PCB的走線阻抗時，盡量保證各布線層的阻抗一致，而且與布線層相鄰要有完整的參考平面，同時增加表面鋪銅面積來增強信號傳輸的質量，能夠起到很好的阻抗控制和回流路徑的作用。本設計采用的ITT公司DCMC系列高速接插件具有良好的阻抗控制和地屏蔽特性，在接插件的每對差分線之間都留有接地的管腳，而且接插件對印制板阻抗控制在單端50Ω和差分100Ω，其電纜也是ITT公司DCMC系列專用配電纜。

4．2仿真分析圖5為仿真網絡的拓撲結構。其中CDCM7005輸出的時鐘信號為LVPECL電平，進入PCB板中的微帶線，差分線布線長度為3．5inch，線寬4．5mil，線間距為5mil，差分阻抗為100Ω，經過電阻上下拉端接后到FPGA。TLK2711芯片輸出的是CML差分信號，同樣進入PCB板中的微帶線，差分線布線長度為0．96inch，線寬7mil，線間距為10mil，差分阻抗為100Ω，串接lPf的電容后進入發送端差分連接器，經過1m長的電纜進入接收端連接器，再通過同樣的差分布線到達終端。由于本設計的傳輸速率在2．4Gbps的速率下，基于IBIS模型的仿真難以提供足夠的精度。為了精確仿真SerDes收發器在板級設計中的性能，采用HSPICE模型進行仿真。對于GHz級高速串行信號傳輸，S參數模型能夠清晰地描述不同頻率條件下的電路響應。因此為使仿真結果更加精確，這里印制板上的差分過孔和高速連接器均使用S參數模型進行仿真。分別對時鐘信號和發送端及接收端進行眼圖分析，結果如圖6所示。由圖中可以看出，240MHz的時鐘信號眼圖清晰，張開較好，在整個信號通路上阻抗基本連續，反射和串擾的值都在可以忍受的范圍之內。2．4Gbps的串行差分信號經過高速連接器的傳輸后衰減和抖動都較小，高低電平都比較光滑，眼高占總高度的比為70%左右，信號傳輸質量良好。

4．3測試結果由于文章設計的產品可同時進行收發，因此裝了兩塊印制板來完成系統測試，其中一塊用于發射，另一塊用于接收。圖7為系統測試方案框圖。利用測試產品1的FPGA器件產生周期性數據經過1m長的差分電纜傳輸到測試產品2上，在這塊單板的FPGA器件內部將接收到的數據與預期的數據進行比較，測試使用240MHz工作時鐘連續測試4h，測到的總誤碼數為988，由誤碼率的計算公式得誤碼率為2．28×10－10，滿足系統的設計指標小于10－9的要求。

5結束語

文章主要研究了基于FPGA+SerDes的高速數據傳輸系統的設計與實現，闡述了系統的總體方案以及關鍵器件，并詳細介紹了關鍵模塊的設計。系統設計完成后，對其主要性能進行了測試，主要包括TLK2711的數據傳輸速率。其中，高速差分線上的數據傳輸速率為2．4Gbps，FPGA與TLK2711之間的傳輸速率為120Mbps，利用FPGA的ChipScopePro功能進行實時的檢測結果表明，在足夠長的測試時間內，接收端收到的數據和發送端發送的數據完全一致，整個系統工作穩定，誤碼率低于10－9。

作者：劉軍峰張彥馬婷單位：中國空間技術研究院西安分院