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摘要：隨著IC集成度的不斷提高，電路中單粒子引起的多節點翻轉現象愈加頻繁。為了解決該問題，提出了一種可對兩個電壓節點翻轉完全免疫的RS觸發器電路。基于雙互鎖存儲單元結構，設計了一個冗余度為4的前置RS觸發器。將不相鄰的兩個輸出節點連接到一個改進型C單元電路中，屏蔽了錯誤電壓，最終輸出電壓不受單粒子翻轉的影響。該RS觸發器采用0．25μm2P4M商用標準CMOS工藝實現。對RS觸發器中任意兩個電路節點同時分別注入兩個單粒子事件，進行了抗單粒子翻轉的可靠性驗證。Spectre仿真結果表明，該RS觸發器能完全對兩個單粒子事件免疫。與已發表的輻射加固觸發器相比，該觸發器采用的晶體管個數減少了20．8％，功耗降低了21．3％。
關鍵詞：單粒子效應；多節點翻轉；輻射加固；RS觸發器
引言
應用于輻射環境中的集成電路受到高能粒子轟擊后，電路性能下降，甚至失效。隨著半導體工藝特征尺寸的不斷縮小，電源電壓和柵極電容隨之減小，衡量電路節點電壓翻轉的臨界電荷也隨之減小。單粒子翻轉（SingleEventUpset，SEU）和單粒子瞬態脈沖（SingleEventTransient，SET）已成為電路發生軟錯誤的主要因素［1］。當輻射環境中的粒子以較大入射角度擊中芯片時，粒子穿過芯片的路徑較長。由于存在電荷共享效應，單個粒子產生的電子－空穴對會導致多個電路節點同時發生翻轉。在SRAM中，通常表現為多位翻轉（Multi－BitUpset，MBU）。隨著晶體管的密度越來越高，發生多節點電壓翻轉的概率進一步增加。一些研究表明，采用250nm以下CMOS工藝制造的SRAM和鎖存器中，發生多節點翻轉現象更為頻繁。因此，需要針對多電路節點翻轉進行輻射加固設計［2－3］。RS觸發器是數字集成電路中常用的標準單元。當被單粒子擊中時，內部存儲節點電壓發生翻轉，同時該錯誤邏輯值被保存并傳遞到輸出。數字電路中關鍵信號路徑上的觸發器如果發生單粒子翻轉，將導致軟錯誤。因此，非常有必要對RS觸發器進行輻射加固。相比絕緣體上硅等抗輻射工藝，采用輻射加固設計（RadiationHardenByDesign，RHBD）方法得到的芯片成本更低，更受歡迎。基于標準商用工藝，RHBD可以在系統、電路和版圖等設計層次上對芯片進行輻射加固。目前，針對SEU的加固設計思想大多基于空間／時間上的冗余技術［4］。例如，三模冗余（TripleModularRedundancy，TMR）技術可以對一個電路節點翻轉完全免疫。但是，對于多電路節點翻轉的加固，則必須增加冗余節點的數量，這犧牲了芯片面積，而且仲裁器電路更為復雜，甚至無法實現。文獻［5］提出了一種雙互鎖存儲單元（DualInterlockCEll，DICE）電路，利用冗余設計和反饋置位，僅增加了一倍面積便可對一個電路節點翻轉完全免疫。但是，多電路節點翻轉時將導致錯誤。為了解決多電路節點翻轉導致的問題，文獻［6］針對存儲器應用，采用奇偶校驗碼、海明碼等檢錯糾錯編碼（ErrorDetectionAndCorrection，EDAC）方法，可有效消除多位翻轉錯誤。文獻［7］對存儲單元的物理位置進行調整，避免了同一個字內的多位同時發生翻轉。但是，這兩種方法增加了譯碼器的設計難度、面積、功耗。編碼方法也不適用于觸發器。文獻［8］基于空間冗余思想，提出了一種輻射加固SR鎖存器。通過合理設計冗余模塊之間的拓撲連接，電路抵抗雙電路節點翻轉的成功率可達到42％。為了能夠完全對雙電路節點翻轉免疫，同時盡量不增加電路面積和功耗，本文提出了一種基于DICE和C單元電路的新穎RS觸發器電路。
1RS觸發器設計與分析
本文的設計思想是：首先采用冗余度為4的DICE結構，實現RS觸發器功能，并保證在兩個電路節點發生翻轉錯誤后，仍存在保存正確邏輯值的電路節點。然后，利用C單元電路，屏蔽錯誤節點的信號，保證輸出正確邏輯值。
1．1電路設計及晶體管級實現基本RS觸發器一般由兩個與非門或者兩個或非門的輸入與輸出交叉相連構成。NMOS管受總劑量電離效應影響后，閾值電壓會下降，比PMOS管更容易失效。因此，本文采用與非門來實現RS觸發器，結構如圖1所示。該電路包括一個基于DICE結構、冗余度為4的前置RS觸發器和一個改進型C單元電路。因為普通DICE結構的冗余度為2，所以當保存相同邏輯值的兩個電路節點均發生翻轉時，輸出結果錯誤。為了實現多電路節點翻轉加固，提出的電路將冗余度增加為4，以保證在受到粒子轟擊后仍有電路節點存儲正確的邏輯值。本文電路共采用8個與非門，每兩個相鄰與非門均組成RS觸發器。DICE結構中，每個輸出節點均分別與相鄰與非門中的一個NMOS管或一個PMOS管的柵極相連，從而將一個輸出電壓分為兩路相互獨立的電壓。該結構可阻止錯誤信號的繼續傳播，并通過反饋回路，對發生錯誤的節點電壓進行修正［5］。為了實現這種晶體管級電路，將普通的2輸入與非門改為3輸入與非門，使得NMOS管與PMOS管的輸入分開，結構如圖2所示。該晶體管級電路是由兩個DICE結構的電路互相首尾連接，構成一個觸發器鏈。因為每個觸發器對輸出的影響均相同，所以不存在對輻射最敏感的電路節點，避免了抗輻射性能受限于某個邏輯門的情況。前置RS觸發器共有4個輸出節點，將兩個不相鄰的輸出節點（Q1，Q3）輸入到一個改進C單元電路中。因此，當一個節點發生翻轉錯誤時，電路能夠將錯誤屏蔽，輸出正確的結果。
1．2可靠性分析因為DICE結構可以對一個電路節點翻轉免疫，所以這里只對發生雙節點翻轉，即兩個SEU事件后的電路進行分析。假設RS觸發器工作在保持階段，即信號R和S均為邏輯“1”，存儲同一邏輯值的電路節點共有4個。同一時間內發生的單粒子事件性質相同，即單粒子事件等效電流的方向相同。因此，以下分析只考慮電路節點Qi（i＝1，2，3，4）中兩個節點發生相同翻轉的情況。本文電路具有對稱性，反相輸出電路節點NQi發生翻轉的情況類似，不再詳述。當前置RS觸發器中相鄰節點Q1和Q2同時發生SEU事件時，按照邏輯值翻轉的方向，分為兩種情況。對輸出NQ結果的討論如下。1）Q1和Q2的初始邏輯值均為“0”。假設這兩個節點同時被高能粒子擊中，電壓同時翻轉為邏輯“1”。與非門3中的PMOS管關斷，NMOS管導通。導致NQ2從邏輯“1”翻轉為邏輯“0”。與非門1中，NMOS管和PMOS管同時導通，NQ1輸出為高阻態。同理可知，與非門5的輸出NQ3也為高阻態。因此，錯誤信號無法繼續傳播，不會影響到其他電路節點鎖存的正確邏輯值。單粒子事件的電荷收集時間較短，錯誤電壓節點的邏輯值被其他電路節點糾正后，可恢復為正確值。具體分析為：NQ3使得與非門4中的NMOS管導通，將Q2重置為邏輯“0”。切斷NQ2與地之間的通路。NQ1使得與非門1中的PMOS管關閉，切斷Q1與電源之間的通路。因此，Q1和NQ2處的邏輯值隨后可分別恢復為“0”和“1”。最終，翻轉后的電路節點均可恢復為初始值。該電路的輸出結果不受SEU事件的影響。2）Q1和Q2的初始邏輯值均為“1”。假設這兩個節點同時被高能粒子擊中，電壓同時翻轉為邏輯“0”。與非門3的輸入端A、B同時為邏輯“0”，NQ2翻轉為邏輯“1”。與非門1的輸出NQ1與電源和地之間均不存在通路，處于高阻狀態，維持初始邏輯值“0”。此時，與非門2中的NMOS管和PMOS管同時導通，Q1輸出為不定態。與非門5中的NMOS管和PMOS管也同時導通，輸出NQ3為不定態。因此，翻轉錯誤信號不能傳播影響到其他電路節點。同時，其他電路節點也無法恢復錯誤節點。節點Q1、Q2、NQ2、NQ3發生翻轉，邏輯值錯誤，節點NQ1、Q3、Q4、NQ4未發生翻轉，為正確值。經過改進型C單元電路后，錯誤信號被屏蔽，保證了最終NQ輸出為正確值。該電路的輸出結果不受兩個SEU事件的影響。當前置RS觸發器中非相鄰節點Q1和Q3同時發生SEU時，即一個DICE單元內只發生了一個SEU事件，也分為兩種情況，討論如下。1）Q1和Q3的初始邏輯值均為“0”。假設這兩個節點同時被高能粒子擊中，電壓同時翻轉為邏輯“1”。與非門1中的NMOS管和PMOS管同時導通，NQ1輸出為不定態。同理，與非門5的輸出NQ3也為不定態。與非門3和與非門7中的NMOS管和PMOS管同時關閉，為高阻態。Q2和Q4輸出保持不變，仍為邏輯“0”，NQ3和NQ1輸出重置為邏輯“1”，Q3和Q1輸出重置為“0”。這種情況下，即使同時發生兩個SEU事件，全部電壓節點均可恢復為正確值。2）Q1和Q3的初始邏輯值均為“1”。假設這兩個節點同時被高能粒子擊中，電壓同時翻轉為邏輯“0”。與非門3、與非門7中的NMOS管和PMOS管同時導通，NQ1、NQ4輸出為不定態。與非門1和與非門5中的NMOS管和PMOS管同時關閉，為高阻態。因此，錯誤翻轉信號無法繼續傳播，Q2、Q4輸出保持不變，仍為邏輯“1”，NQ2和NQ4輸出邏輯為“0”。此時，Q1和Q3與地之間的通路被切斷，輸出邏輯為“1”。最終，輸出結果不受兩個SEU事件的影響。電路節點Q1～Q4的輸出對最終輸出NQ的影響都相同。其他任意兩個電路節點組合同時發生SEU事件時，與上述分析的某種情況一致，不再詳述。綜上所述，只有當SEU事件發生在相鄰電路節點，且發生1到0翻轉時，基于DICE結構的前置觸發器中的錯誤節點電壓無法恢復。為了解決該問題，本文增加了一個改進型C單元電路，將施密特觸發器和C單元電路進行結合。C單元電路的輸入為不相鄰的兩個輸出，以保證正確的節點電壓，從而將錯誤節點電壓屏蔽掉［9］。為了進一步提高可靠性，該C單元電路可擴展為4輸入，將前置觸發器的所有輸出節點作為輸入。只要保證一個節點正確，均可實現免疫，大幅提高了電路的可靠性。但是，多個晶體管級聯結構不適用于低電源電壓應用。同時，利用與施密特觸發器類似的正反饋結構，以改善輸出信號的邊沿特性。
2仿真結果與討論
本文的RS觸發器電路基于0．25μm2P4M標準CMOS工藝進行設計，采用仿真工具Spectre驗證電路功能和性能。單粒子事件由一個雙指數電流源模型進行模擬，注入到電路內部節點。文獻［10］、文獻［11］給出了具體表達式。由于RS觸發器工作在保持狀態時才會發生SEU事件，仿真時，在輸入信號R和S均為邏輯“1”時，注入單粒子事件。考慮非相鄰節點同時注入單粒子事件的情況。分別在Q1和Q3節點處增加一個雙指數電流源，電壓發生翻轉。分別考慮了兩種翻轉情況：“0”翻轉為“1”，“1”翻轉為“0”。仿真結果如圖3所示。可以看出，被單粒子擊中的Q1和Q3節點電壓會發生錯誤翻轉，而Q2和Q4存儲的邏輯值不受單粒子影響。與1．2節的可靠性分析結果一致，Q1和Q3的節點電壓在錯誤翻轉后，會很快被Q2和Q4的節點電壓恢復為初始狀態。從圖3所示的仿真波形可以看出，C單元電路的兩個輸入Q1和Q3的電壓波形完全相同，C單元電路可看作是一個反相器。因此，最終輸出NQ的電壓波形中也會出現錯誤翻轉，但會很快恢復到初始狀態，不會影響后級電路。由最終輸出NQ的電壓波形可知，該電路可對非相鄰節點同時發生的兩個SEU事件免疫。同理，考慮兩個相鄰節點發生SEU事件的情況。在Q1和Q4點同時注入單粒子事件，仿真結果如圖4所示。一個DICE單元的兩個冗余節點均跳變，邏輯值無法恢復為正確值。從圖4所示的仿真波形可以看出，被單粒子擊中后，Q1和Q4的邏輯值發生翻轉，邏輯值錯誤。但是，節點Q2和Q3的邏輯值不受影響。原因是DICE結構阻礙了錯誤信號的繼續傳播。因為C單元的兩個輸入中有正確的邏輯值，所以，最終的輸出電壓沒有發生翻轉。需要說明的是，Q4電壓從邏輯“1”翻轉到“0”后，由于與非門8中的M1、M2管同時導通，最終的輸出電壓介于電源與地之間。為了盡可能阻止這種輸出信號的翻轉，在設計與非門尺寸時，適當增大了PMOS管的寬長比。同理，Q1電壓從邏輯“0”翻轉到“1”后，最終的輸出電壓也處于中間電壓值。因此，需要適當增大NMOS管的寬長比，以阻止該錯誤翻轉。在實際應用中，若更關注某種特定方向的翻轉，可調整CMOS管的尺寸，進一步提高電路的可靠性。本文的RS觸發器具有對稱性，4個輸出節點對最終輸出的影響相當。其余兩個輸出節點的組合同時發生SEU事件時的仿真結果與圖3或圖4的仿真結果一致。仿真結果表明，該觸發器可以完全對兩個SEU事件同時發生的情況免疫。在本文電路的基礎上，通過增加前置RS觸發器的冗余度，可實現三個以上電路節點翻轉的加固電路。然而，在觸發器電路應用中，三個以上SEU事件同時發生的概率相對較小。本文電路更具有通用性。本文與其他文獻中rs觸發器的參數對比如表1所示。文獻［12］為普通觸發器結構。文獻［5］為普通DICE結構RS觸發器，但只對單個SEU事件免疫。對于三模冗余結構的雙電路節點翻轉加固電路，仲裁器的設計非常復雜，沒有進行對比。由表1可知，為了實現對兩個SEU免疫，本文電路犧牲了一定的面積和功耗。與普通DICE結構觸發器相比，本文電路的晶體管數目增加了2．4倍，功耗增加了1．73倍。但是，與文獻［8］相比，本文電路不僅可以完全對兩個SEU事件免疫，而且晶體管個數減少了20．8％，功耗降低了21．3％，傳播延遲時間相當。
3結論
為了對單粒子引起的雙節點翻轉進行輻射加固設計，本文提出了一種新穎的RS觸發器，包括一個基于DICE結構、冗余度為4的前置RS觸發器和一個改進型C單元電路。該電路基于0．25μm2P4M標準CMOS工藝實現，并進行了仿真驗證。仿真結果表明，該電路能夠完全對兩個SEU事件免疫，使用的晶體管數量較少，功耗較低。可通過進一步增加冗余度，實現三個以上SEU事件免疫的輻射加固電路。該電路采用標準CMOS工藝制作，適用于其他輻射加固數字IC領域。
參考文獻：
［8］蘇霖，王佳，高武，等．一種新穎的抗輻射加固SR鎖存器設計［J］．微電子學與計算機，2017，34（9）：136－140．
［9］黃正峰，彭小飛，魯迎春．基于C單元反饋回路的容SEU鎖存器設計［J］．微電子學，2015，45（2）：178－183．
［12］BAKERRJ．CMOS集成電路設計手冊［M］．第3版．朱萬經，張徐亮，張雅麗，等譯．北京：人民郵電出版社，2014：49－50．
作者：王佳 李萍 鄭然 魏曉敏 胡永才 單位：西北工業大學