4bit相位量化DAC電路分析范文

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《無線電通信技術(shù)雜志》2015年第二期

1相位量化系統(tǒng)架構(gòu)

相位量化DAC系統(tǒng)結(jié)構(gòu)如圖3所示，包括高速并串轉(zhuǎn)化器模塊、譯碼電路模塊、高速電流源開關(guān)模塊、電流源模塊和帶隙基準(zhǔn)源模塊等5部分，它的量化精度為4bit，其工作過程如下：并串轉(zhuǎn)化器將DRFM數(shù)字部分傳輸過來的32位格雷碼數(shù)據(jù)轉(zhuǎn)化為4位高速串行的格雷碼，譯碼電路再將格雷碼轉(zhuǎn)換為8位溫度碼進(jìn)而控制電流源開關(guān)的工作狀態(tài)，從而控制電流源的輸出。

2主要電路模塊

相位量化dac關(guān)鍵電路主要包括高速并串轉(zhuǎn)化器模塊、電流源模塊和帶隙基準(zhǔn)源模塊等3部分。

2.1高速并串轉(zhuǎn)化器在DRFM芯片中，相位量化ADC與相位量化DAC的工作速率都為2GHz，而數(shù)字存儲(chǔ)部分的工作速率為250MHz，所以相位量化ADC發(fā)送出的數(shù)據(jù)要經(jīng)串并轉(zhuǎn)換降低速率之后才能處理；而且為了降低存儲(chǔ)容量，提高效率，降低數(shù)據(jù)翻轉(zhuǎn)率，存儲(chǔ)值采用格雷碼編碼方式。同樣，相位量化DAC接收到的也為格雷碼編碼的數(shù)據(jù)，因此在相位量化DAC模塊中，首先要進(jìn)行并串轉(zhuǎn)換恢復(fù)成原數(shù)據(jù)，再由譯碼器將格雷碼轉(zhuǎn)換成溫度碼，然后控制開關(guān)的閉合與斷開。對(duì)于數(shù)字電路來說，其難點(diǎn)主要是如何保證電路在2GHz的頻率下仍然能夠正常工作。根據(jù)模塊功能定義綜合出的高速并串轉(zhuǎn)化器電路圖，然后手動(dòng)完成數(shù)字電路設(shè)計(jì)。數(shù)字電路的最快工作頻率已經(jīng)達(dá)到了2GHz，器件的寄生參數(shù)對(duì)電路性能的影響會(huì)變嚴(yán)重，導(dǎo)致電路在高速情況下性能發(fā)生惡化，在此采用最小柵長(zhǎng)的方式來減小寄生參數(shù)的影響，同時(shí)還要關(guān)注的問題有2個(gè)，一個(gè)是占空比的問題，包括數(shù)據(jù)的上升沿時(shí)間和下降沿時(shí)間是否一致、前后級(jí)數(shù)字電路的翻轉(zhuǎn)電平是否一致等，另外一個(gè)是建立時(shí)間和保持時(shí)間問題，否則DAC電路會(huì)出現(xiàn)丟碼或者誤碼的現(xiàn)象。對(duì)于第一個(gè)問題，可以通過調(diào)節(jié)PMOS器件與NMOS器件寬長(zhǎng)比之間的關(guān)系來解決，一般來說PMOS器件的寬長(zhǎng)比為NMOS器件的3倍左右，而對(duì)于第二個(gè)問題，要嚴(yán)格控制每個(gè)數(shù)字單元的延遲時(shí)間，確保時(shí)鐘信號(hào)的上升沿在信號(hào)周期的前半個(gè)周期到來。

2.2電流源模塊限制DAC性能主要有以下5方面的因素：有限的電流源輸出阻抗、電流源的匹配、電路熱噪聲、毛刺和時(shí)鐘饋通效應(yīng)等。由于本芯片的量化位數(shù)為4bit，因此電路熱噪聲不是惡化性能的主要因素，數(shù)字信號(hào)的不一致可以通過嚴(yán)謹(jǐn)?shù)陌鎴D設(shè)計(jì)和大驅(qū)動(dòng)電路來解決，而時(shí)鐘饋通效應(yīng)也可以通過增加一個(gè)常通的開關(guān)來抑制，因此有限的電流源輸出阻抗和電流源的匹配成為本芯片的設(shè)計(jì)難點(diǎn)。如上所述，寄生電容將會(huì)給電路引入一個(gè)極點(diǎn)，由于電流源的輸出阻抗很大，即使寄生電容很小也會(huì)使極點(diǎn)很小。寄生電容由2部分組成：第一是MOS管本身的寄生電容，第二是版圖中電流源到開關(guān)的寄生電容，后者是主要組成部分，因此在版圖設(shè)計(jì)中減小寄生金屬連線的寄生電容有利于提高輸出阻抗的帶寬，但提高程度有限，所以在電路設(shè)計(jì)階段就應(yīng)該尋找一種方法來解決輸出阻抗在高頻惡化的問題。一種可行的解決方式為在電流源或開關(guān)上串聯(lián)一個(gè)共源共柵管，它不僅解決了高頻輸出阻抗惡化問題，同時(shí)也增加了低頻輸出阻抗，在低頻處它將輸出阻抗增加了一個(gè)MOS管的本征增益倍。這種結(jié)構(gòu)由于減小了數(shù)字信號(hào)通過開關(guān)柵漏電容產(chǎn)生的毛刺，所以在DAC設(shè)計(jì)中經(jīng)常被采用，圖5中的電容C1引入了一個(gè)零點(diǎn)和一個(gè)極點(diǎn)，如果C0大于C1，則引入C0的零點(diǎn)會(huì)低于C1引入的極點(diǎn)，如圖6中虛線所示，否則，如實(shí)線所示。兩者的轉(zhuǎn)化發(fā)生在。圖6中的兩條曲線只是C0不同，從中可以清晰地看出減小C0和C1可以極大地增加帶寬，同時(shí)在開關(guān)或者電流源上疊加共源共柵管是增大電流源輸出阻抗的一種有效方法。

2.3帶隙基準(zhǔn)源模塊高性能的基準(zhǔn)電流對(duì)整個(gè)芯片的性能至關(guān)重要，對(duì)于MOS管來說，閾值電壓會(huì)隨著溫度變化而變化（高溫減小，低溫增大）。芯片中的基準(zhǔn)電流是通過基準(zhǔn)電壓VREF與一個(gè)外接電阻來實(shí)現(xiàn)。因此先要產(chǎn)生一個(gè)與溫度無關(guān)的基準(zhǔn)電壓。在此采用經(jīng)典帶隙基準(zhǔn)電壓電路來滿足要求。在得到基準(zhǔn)電壓之后，再采用一個(gè)外接偏置電阻得到一個(gè)與溫度無關(guān)的偏置電流如圖8所示。A2是一個(gè)普通的單級(jí)運(yùn)放，它與MP1、REXT組成了一個(gè)兩級(jí)運(yùn)放，用在負(fù)反饋中存在穩(wěn)定性問題，因此用米勒補(bǔ)償來保證穩(wěn)定性，提高相位裕度。由于負(fù)反饋REXT上端電壓等于帶隙基準(zhǔn)電壓VREF，因此流過MP1和REXT的電流就為VREF／REXT，該電流就決定了MP1的柵極電壓，該電壓也提供給MP2的柵極，通過這樣的方式產(chǎn)生了一個(gè)與溫度無關(guān)的偏置電流IBIAS。

3仿真結(jié)果分析

使用CadenceSpectre仿真器對(duì)相位量化DAC的前級(jí)電路進(jìn)行仿真（包括加法器和比較器），在90nmCMOS工藝模型下，Corner設(shè)置為：mos＝tt，temperture＝27℃，Vdd＝1．2V，在輸入端輸入一組頻率依次為10MHz、5MHz、2．5MHz和2．5MHz的格雷碼，觀察輸出波形。整體電路的輸出如圖9所示，從仿真波形可以看出，輸出波形為2．5MHz差分正弦波，量化位數(shù)為4位。對(duì)基本功能仿真中的輸出波形，用仿真工具進(jìn)行快速傅里葉變換，計(jì)算出該輸出的SFDR結(jié)果如圖10所示，從頻譜圖中可以看出，在關(guān)注的帶寬范圍內(nèi)，三次諧波最大，可以得出整體電路的無雜散動(dòng)態(tài)范圍是65dB。對(duì)于4bit的相位量化DAC而言，溫度碼的頻率是輸出信號(hào)頻率的16倍，當(dāng)溫度碼的頻率為2GHz時(shí)，輸出信號(hào)的頻率為125MHz，仿真結(jié)果如圖11所示。

4結(jié)束語

所分析的相位量化DAC中高速并串轉(zhuǎn)化器模塊、電流源模塊和帶隙基準(zhǔn)源模塊，電路結(jié)構(gòu)簡(jiǎn)單，能夠在2GHz時(shí)鐘速率下完成串并轉(zhuǎn)換和量化輸出，瞬時(shí)帶寬可達(dá)250MHz，達(dá)到－26dBC的無雜散動(dòng)態(tài)范圍。對(duì)同類產(chǎn)品的設(shè)計(jì)具有一定的借鑒作用，具有廣闊的應(yīng)用前景。

作者：鄒振杰王湛陳明輝單位：中國(guó)電子科技集團(tuán)公司第五十四研究所