組合邏輯電路設計論文范文

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1小規模集成門電路實現三人表決

使用小規模集成門電路實現時，首先，對標準邏輯表達式進行化簡，得到最簡邏輯表達式，即邏輯表達式中相加的乘積項最少、每個乘積項的因子最少;然后，將最簡邏輯表達式變換為與給定門電路相對應的形式。用邏輯代數或卡諾圖化簡得到三人表決最簡邏輯表達式為。三種實現方法中，前兩種門電路的個數都是4個，成本差不多，第三種用了8個門電路，成本要高一些。

2中規模集成電路實現三人表決

2.1用譯碼器實現譯碼器是一類多輸入、多輸出組合邏輯器件，n變量二進制譯碼器具有2n個輸出變量，恰為n變量的最小項。任何組合邏輯電路都可用最小項之和的標準形式表示，因此，可用n變量二進制譯碼器和必要的門電路實現n輸入變量邏輯電路。3～8線譯碼器74HC138輸出低電平有效［8］，用譯碼器74HC138和“與非”門可以實現三人表決電路。74HC138譯碼器輸出的邏輯表達式為.

2.2用數據選擇器實現數據選擇器的輸出端具有標準“與或”的形式。n選1數據選擇器在選擇輸入控制下，從n個數據中選擇某個數據送到輸出端。采用n選1數據選擇器可以實現任何輸入變量數不大于n+1的組合邏輯電路。三人表決電路可選用4選1或者8選1數據選擇器實現。

2.3用加法器實現加法器是產生數和的裝置，分為半加器和全加器。若加數、被加數與低位的進位為輸入，和數與進位為輸出則為全加器。74LS283是超前進位四位二進制全加器［8］，即所有各位的進位直接從最低位進位CIN產生。

3ROM和PLA實現三人表決

只讀存儲器ROM和可編程邏輯陣列PLA都屬于組合邏輯電路，都有一個與陣列和一個或陣列，但PLA的與陣列和或陣列都是可編程的，而ROM中與陣列是固定連接，只有或陣列可編程。ROM中的與陣列是一個產生2n個輸出的譯碼器，即產生2n個最小項(與陣列的輸出mi)。用ROM實現組合邏輯電路時，首先，將邏輯表達式表示成最小項之和的形式;然后，把邏輯表達式的輸入作為ROM的輸入;最后，根據要實現的邏輯表達式對ROM的或陣列進行編程，畫出相應的陣列圖。用ROM實現三人表決的陣列圖如圖5(a)所示。用PLA實現組合邏輯電路的方法與用ROM實現非常相似。兩者的區別在于，用ROM實現是基于最小項表達式，而用PLA實現是基于最簡與或表達式，所以用PLA實現組合邏輯比用ROM實現更簡單、靈活、經濟。首先，將邏輯表達式化簡為最簡與或表達式;然后，根據最簡表達式中的不同與項以及各與項之和分別對PLA的與陣列和或陣列進行編程，畫出陣列圖。用PLA實現三人表決如圖5(b)所示。

4結束語

組合邏輯電路設計中，首先，根據給出的實際問題建立輸入、輸出變量，列出所有可能的輸入、輸出狀態，即真值表;然后，根據真值表寫出輸入、輸出的標準邏輯表達式，用邏輯代數或卡諾圖根據設計要求化簡、變換邏輯表達式;最后，根據化簡、變換的邏輯表達式采用標準器件實現邏輯電路，力求所用器件數、器件的種類、器件之間的連線均最少。

組合邏輯電路的輸入、輸出變量較少時，常常采用中小規模集成門電路實現，設計靈活，電路成本低，設計時應以減少集成電路的數量為目標，充分利用集成電路中的門，減少電路中信號通過門的級數而減少信號延時，提高工作速度。組合邏輯電路較復雜時，常采用中規模集成電路設計，成本低、體積小、功耗低、速度快、可靠性強，但受中規模集成電路功能限制，靈活性不如門電路。當最小項數目較大時，采用只讀存儲器ROM或可編程邏輯陣列PLA實現比較合適。

作者：閻群韓守梅木春梅李擎單位：北京科技大學自動化學院 鋼鐵流程先進控制教育部重點實驗室